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Aujourd'hui, nous allons parler des transistors du futur et vous dévoiler tous les secrets de leur création. Il est déjà clair que nous sommes devant une période d'immenses changements dans la structure et les méthodes de production des puces, que le marché n'avait pas connu depuis longtemps. Les esprits les plus brillants du monde passent des nuits blanches à réfléchir à la formule à utiliser pour faire danser les atomes individuels exactement comme ils le souhaitent et accomplir des tâches qui semblent défier les lois de la physique.
Ce sera également une période de concurrence intensifiée entre les géants des semi-conducteurs des États-Unis, de Corée et de Taiwan. Ce sont eux qui tentent de capitaliser sur le futur changement de paradigme pour retrouver, obtenir ou renforcer leur position de leader technologique. Quelles innovations et révolutions nous attendent exactement ? Essayons de vous expliquer aujourd'hui.
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Changer la géométrie du transistor
Plus précisément, leurs objectifs vont changer. La première innovation introduite (ou déjà introduite !) par les trois grands fabricants de semi-conducteurs (TSMC, Intel, Samsung) concerne les transistors GAAFET. Il s'agit du premier changement significatif dans la géométrie des transistors depuis 2011, année où le monde a découvert les transistors FinFET d'Intel. Je ne souhaite pas m'étendre sur le sujet des transistors GAAFET, car cela nécessiterait un article séparé. Nous nous limiterons ici à leur concept sous-jacent.
Avec la miniaturisation des transistors, les ingénieurs ont commencé à expérimenter ce que l’on appelle les effets de canal court. En bref, à mesure que la distance entre la source et le drain du transistor diminuait, le problème devenait plus prononcé. Autrement dit, la porte a commencé à perdre le contrôle du courant circulant dans le canal. Pendant des décennies, la solution à ce problème consistait à faire dépasser le canal de la surface de la plaquette de silicium sous la forme d'une ailette (d'où Fin dans FinFET). Cela permet à la grille d'entrer en contact avec le canal sur trois côtés (ou deux si l'ailette a une section transversale en forme de coin), offrant un meilleur contrôle sur le flux de courant et une plus grande flexibilité dans l'adaptation des paramètres électriques des transistors à la conception. exigences.
Cependant, la réduction continue de la taille des transistors signifie que cela n’est plus suffisant. Il fallait que la grille commence à entourer le canal du transistor, formant des transistors GAAFET (GAA signifie Gate-All-Around). En termes simples, vous pouvez les considérer comme des transistors FinFET placés côte à côte, car les transistors FinFET ont souvent deux ou trois ailettes. C'est comme un sandwich à plusieurs niveaux, où les canaux sous forme de tubes ou de feuilles, empilés les uns sur les autres, sont séparés par des couches d'isolant et de grille. Bien que ce concept soit connu depuis de nombreuses années et utilise des équipements et des procédés existants, sa mise en œuvre n'est pas anodine. Le problème réside dans le fait qu’à un moment donné, les couches suivantes du canal sont suspendues dans les airs, soutenues uniquement par un « pilier » temporaire. Dans le même temps, leur partie inférieure doit être uniformément recouverte d'une couche diélectrique d'une épaisseur d'atomes individuels, puis soigneusement remplie de matériau pour combler tous les vides.
La situation de Samsung souligne que les transistors GAAFET ne sont pas une mince affaire. Depuis 2022, Samsung propose un procédé utilisant des transistors MBCFET (appellation marketing de Samsung pour la mise en œuvre des transistors GAAFET). Cependant, en pratique, il s'agit d'une victoire à la Pyrrhus. Le pourcentage de puces entièrement fonctionnelles obtenues grâce à ce procédé est si faible que presque personne ne souhaite l'utiliser en production (même… Samsung pour son Exynos). On sait seulement qu'il est utilisé pour produire des micropuces petites et relativement simples destinées aux mineurs de cryptomonnaies. Seule la deuxième génération de ce procédé, disponible en 2024 sous le nom de 3GAP (bien que certaines sources indiquent qu'il pourrait être renommé procédé 2 nm), devrait être plus largement utilisée.
Cette année, les transistors GAAFET (Intel appelle son implémentation RibbonFET) devraient être livrés aux usines d'Intel dans le cadre des processus Intel 20A et 18A, qui seront utilisés pour produire des composants pour les systèmes Arrow Lake et Lunar Lake. Cependant, diverses rumeurs du secteur suggèrent que les échelles de production initiales pourraient être limitées.
Qu'en est-il de TSMC ? L'entreprise taïwanaise prévoit d'utiliser des transistors GAAFET dans son procédé N2, qui ne devrait être pleinement opérationnel qu'en 2025. Théoriquement plus tard que Samsung et Intel, mais lorsque TSMC évoque la disponibilité d'un procédé, cela signifie généralement qu'elle est prête à fabriquer quelque chose pour Apple et… Nvidia, donc en pratique, la différence peut être beaucoup plus petite.
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Le changement dans la façon dont les transistors sont alimentés.
La deuxième innovation qui nous attend concerne la façon dont les transistors seront alimentés dans les micropuces. Actuellement, le processus de fabrication d'un microprocesseur se déroule couche par couche, de bas en haut. Les transistors sont construits en bas, puis les réseaux d'interconnexion sont construits au-dessus d'eux, puis les câbles d'alimentation sont ajoutés. En règle générale, il existe entre une douzaine et plus de vingt couches, et plus la couche est haute, plus ses éléments sont gros.
Au cours des prochaines années, la norme sera qu'après avoir créé des connexions entre les transistors, la plaquette de silicium sera retournée, amincie et les lignes électriques seront créées sur l'autre côté poli de la plaquette. Cela signifie que les transistors seront comme une galette dans un hamburger, plutôt que comme la base d'un gâteau.
Il est facile d'imaginer à quel point cela compliquera le processus de fabrication des micropuces, mais selon les premières expériences, le Back Side Power Delivery Network (BSPDN) apporte de nombreux avantages. Premièrement, avec cette approche, les transistors peuvent être rapprochés les uns des autres. Deuxièmement, le nombre total de couches sera réduit. Troisièmement, les connexions entre le niveau le plus élevé de la source d’alimentation et le transistor seront plus courtes. Cela signifie des pertes d'énergie réduites et une possibilité de réduction de la tension d'alimentation. Les méthodes exactes de mise en œuvre de cette solution peuvent varier en termes de complexité et d'avantages potentiels, mais tous les principaux acteurs du marché estiment que cela vaut la peine d'y travailler.
Plus tard cette année, nous verrons le BSPDN en action pour la première fois dans le processeur Intel Process 20A (Intel appelle sa mise en œuvre PowerVia). Ce développement rapide est dû au fait qu'Intel travaille sur cette technologie depuis un certain temps, indépendamment des travaux visant à modifier la géométrie des transistors et à utiliser des machines plus récentes. Cela signifie qu’ils pourront l’intégrer pratiquement dans n’importe quel processus futur.
Samsung n'a pas encore fourni d'informations officielles concernant la date de lancement de sa version du processus de réseau de distribution d'énergie arrière BSPDN. Peu de nouvelles ont été publiées, mais nous savons qu'Intel expérimente déjà cette solution. Des rumeurs dans le secteur évoquent la possibilité de son implémentation dans le processus SF2, prévu pour 2025, ou dans le prochain, prévu pour 2027.
TSMC prend également son temps dans ce domaine, signalant que même si les premières expériences donnent des résultats prometteurs, il a l'intention d'introduire le BSPDN dans le processus N2P, dont la mise en œuvre n'est prévue qu'à l'intersection de 2026 et 2027.
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Changement de machines d'exposition de plaques
Il n’y a pas de discussion sérieuse sur la fabrication de microprocesseurs sans mentionner le critère de Rayleigh. Dans le cas de la lithographie, qui fait référence au processus d'exposition de tranches de silicium, elle prend la forme de la formule suivante :
CD = k1 • λ / NA
En termes plus simples, cela signifie que la taille du plus petit élément pouvant être créé par la lumière à la surface d’une plaquette de silicium dépend de trois facteurs :
k1 – un coefficient sans dimension en pratique, indiquant l'efficacité du processus ;
λ – la longueur d'onde de la lumière éclairant la plaquette ;
NA – l'ouverture numérique du système optique.
Pendant de nombreuses années, la principale méthode pour augmenter la densité de compactage des transistors consistait à utiliser de la lumière avec des longueurs d’onde de plus en plus courtes. Nous avons commencé avec des longueurs d'onde de l'ordre de plusieurs centaines de nanomètres et sommes passés assez rapidement à l'utilisation d'une lumière d'une longueur d'onde de 193 nm, sur laquelle la lithographie des semi-conducteurs est restée bloquée beaucoup plus longtemps que prévu. Après des années de recherche, de retards et des milliards de dollars dépensés, en 2019, les machines de lithographie ultraviolette extrême (EUV) d'ASML sont finalement arrivées sur le marché. Ils utilisent la lumière EUV d’une longueur d’onde d’environ 13.5 nm et sont désormais déployés dans toutes les usines de fabrication de semi-conducteurs avancés. Cependant, c’est probablement la dernière fois que λ pourrait être réduit dans la formule mentionnée ci-dessus.
C'est pourquoi nous devrons jouer avec le changement de NA. NA peut être considéré comme l’ouverture d’un objectif d’appareil photo. Ce nombre sans dimension détermine la quantité de lumière collectée par le système optique. Dans le cas des machines lithographiques, cela signifie (selon la formule mentionnée ci-dessus) que si l'on veut créer des motifs de plus en plus petits, NA doit être plus élevé. Les machines ASML actuellement utilisées ont un NA de 0.33. L’étape suivante concerne les machines dotées d’un système optique à haute ouverture numérique, qui ont une NA de 0.55.
Cela semble simple, mais dans ce métier, il n’y a rien de facile. En témoigne le fait que les machines High-NA sont beaucoup plus grandes et plus de deux fois plus chères que leurs prédécesseurs (environ 400 millions de dollars contre environ 150 millions de dollars), tout en ayant un débit inférieur. Par conséquent, même si tout le monde sait que c’est là l’avenir de la fabrication des processeurs les plus avancés, cela est souvent perçu comme un mal nécessaire.
Intel a été le plus rapide à adopter l'utilisation de machines EUV High-NA. L'entreprise américaine a déjà acquis la première machine disponible de ce type, qui est actuellement en cours d'installation dans l'une de ses installations de l'Oregon. De plus, Intel prévoit d'acheter la majorité des machines fabriquées cette année. On sait que les développeurs ont l’intention d’utiliser la lithographie High-NA à grande échelle dans le procédé 14A, dont le lancement est prévu en 2026 ou 2027 (si tout se passe comme prévu).
Pendant ce temps, Samsung et TSMC ne se précipitent pas, hésitant sur le sens économique de l'utilisation de cet équipement jusqu'à la mise en œuvre du nœud technologique 1 nm, qui se situe approximativement vers 2030. Au lieu de cela, ils ont l'intention de tirer tous les avantages possibles des machines EUV qu'ils possèdent déjà grâce à diverses astuces et améliorations de processus relevant du coefficient k1.
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Transition vers la 3D
Actuellement, nous entrons dans le domaine de l’avenir incertain, des travaux de recherche et des hypothèses générales plutôt que des plans spécifiques. Cependant, la communauté est unanime dans la conviction qu'il viendra un moment où les transistors devront être empilés les uns sur les autres, car la mise à l'échelle le long des axes X et Y approche de sa limite. Actuellement, les transistors de type P et de type N sont placés les uns à côté des autres. L’objectif est d’empiler des transistors de type N sur des transistors de type P, créant ainsi des « sandwichs » de transistors appelés CFET (Complementary FET). Deux méthodes principales sont explorées pour réaliser cette construction : monolithique, où la structure entière est construite sur une seule tranche, et séquentielle, où les transistors de type N et P sont fabriqués sur des tranches séparées qui sont « liées » ensemble.
Selon les estimations des experts, le marché de la fabrication de microprocesseurs entrera dans la troisième dimension vers 2032-2034. Intel et TSMC travaillent actuellement activement à la mise en œuvre de cette technologie, mais Samsung ne devrait pas non plus rester inactif, car les avantages potentiels de cette solution sont considérables.
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Transition vers « deux dimensions »
Un autre problème auquel les leaders mondiaux de la fabrication de puces tentent de répondre est le simple fait qu’il existe une pénurie de silicium. Cet élément nous sert fidèlement depuis des décennies, mais son approvisionnement limité commence à entraver la production continue de transistors plus petits et plus rapides. C’est pourquoi des recherches sur des matériaux dits bidimensionnels susceptibles de remplacer le silicium dans le canal du transistor sont en cours dans le monde entier. Ces matériaux ont des épaisseurs de quelques atomes, voire d’un seul atome, offrant une mobilité de charge électrique inaccessible aux semi-conducteurs en silicium d’une telle épaisseur.
Le graphène, en tant que matériau bidimensionnel, a de nombreuses applications potentielles, notamment la fabrication de composants semi-conducteurs. Cependant, son utilisation dans la production de puces nécessite encore des recherches et développements supplémentaires en raison de certains défis techniques, notamment l'absence de bande interdite. Néanmoins, Transition MetaLes dichalcogénures (TMD) tels que MoS2 et WSe2 sont plus prometteurs pour la fabrication de semi-conducteurs en raison de leurs propriétés électroniques uniques. Les recherches menées par Intel et TSMC dans ce sens pourraient conduire à des découvertes importantes et au développement de nouvelles technologies au cours de la prochaine décennie.
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Des temps intéressants à venir
En résumé, les prochaines années seront remplies d’innovations et de révolutions dans l’industrie des semi-conducteurs. Les innovations décrites ci-dessus n'épuisent même pas le sujet, car nous n'avons rien mentionné sur la lithographie informatique, le développement de puces ou la transition potentielle vers les processeurs Glass. Nous n’avons pas non plus parlé des progrès dans la production de mémoire.
Chacun sait que ces moments charnières sont propices au rattrapage technologique, car la probabilité d'échec des concurrents est élevée. Intel a même misé son avenir sur sa capacité à proposer les prochaines innovations en matière de semi-conducteurs plus rapidement que ses concurrents. Le gouvernement américain souhaite également rapatrier la fabrication de puces de pointe en Amérique du Nord, investissant ainsi des milliards de dollars dans les développements d'Intel. Cependant, les subventions aux puces ne concernent pas uniquement les Américains. En Corée et à Taïwan, les gouvernements accordent également de généreuses incitations à Samsung et TSMC, conscients de l'importance cruciale de la période à venir et de l'importance des nouvelles technologies pour l'avenir de ces pays. Cela s'explique notamment par le soutien de la Chine, qui investit également des sommes considérables dans la recherche, le développement et la production de semi-conducteurs, mais ce sujet fera l'objet d'un autre article.
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